大学MOOC CPLDFPGA原理及应用(天水师范学院)1462835161 最新慕课完整章节测试答案
第2章 VerilogHDL语言基础知识
VerilogHDL测试题
1、单选题:
wire[3:0] a,b,c; 假设a,b为模块的输入,c为模块的输出 a=4’b0101 b=4’b1110assign c=a+b; c=?
选项:
A: 4'b1111
B: 4‘b0011
C: 4'b0100
D: 4'h5
E: 4'h3
F: 4'h4
答案: 【 4‘b0011;
4'h3】点我阅读全文
