2024知到答案 数字系统设计工程实践(宁波大学) 完整智慧树网课章节测试答案
第一章 单元测试
1、多选题:
1 module up_down(clk, rst, result, c_out);2 input clk, rst;3 output[5:0] result;4 output c_out;5 always @(posedge clk or negedge rst)6 if(rst)7 begin8 result<=0;9 c_out<=0;10 end11 else if(result==59)12 begin13 result<=0;14 c_out<=1;15 else16 result<=result+1;17 c_out<=0;18 end19 endmodule;上面是一段描述具有异步清零,带进位输出的60进制的累加电路的Verilog描述,请指出该代码中不符合Verilog语法的地方。( )
选项:
A:语句12和18分别缺少end和begin;
B:语句19删除“;”
C:语句3和4没有将变量定义为reg类型;
D:语句6改为!rst;
答案: 【语句12和18分别缺少end和begin;;
语句19删除“;”;
语句3和4没有将变量定义为reg类型;;
语句6改为!rst;】
2、多选题:
Verilog中,常数`h11表示( )
选项:
A:8位的十六进制;
B:对应十进制数17;
C:对应十进制数3
D:32位的十六进制;
答案: 【对应十进制数17;;
32位的十六进制;】
3、多选题:
导致verilog代码隐含透明Latch的原因:( )
选项:
A:case 结构不完整;
B:if 结构不完整;
C:敏感信号列表不完整;
D:电路存在反馈回路;
答案: 【case 结构不完整;;
if 结构不完整;;
敏感信号列表不完整;;
电路存在反馈回路;】
4、多选题:
下面哪些Verilog描述会导致代码不可综合( )
选项:
A:异步复位信号的触发条件与清零的判断条件逻辑上有矛盾,而无法起到清零作用;
B:同一寄存器变量在不同的always块中被赋值;
C:包含延时的赋值语句;
D:存在for语句;
答案: 【同一寄存器变量在不同的always块中被赋值;;
包含延时的赋值语句;】
5、多选题:
关于reg类型变量,下面描述正确的是:( )
选项:
A:在过程语句(always,initial)中,被赋值的量必须是reg;
B:输入变量不能用reg类型;
C:reg变量综合后对应触发器或Latch。
D:连续赋值(assign)中,被赋值量不能为reg;
答案: 【在过程语句(always,initial)中,被赋值的量必须是reg;;
输入变量不能用reg类型;;
连续赋值(assign)中,被赋值量不能为reg;】
第二章 单元测试
1、多选题:
在编译综合后的下载环节,Quartus II找不到USB下载器硬件的原因可能是( )
选项:
A:USB blaster的驱动没有正确安装
B:下载线没有连接到电脑的USB口
C:下载器的连接线有问题
D:电脑的USB接口有故障
答案: 【USB blaster的驱动没有正确安装;
下载线没有连接到电脑的USB口;
下载器的连接线有问题;
电脑的USB接口有故障】
2、多选题:
在完成数字系统设计后,下载到实验箱前要完成哪些步骤?( )
选项:
A:连接实验箱的电源线
B:在Programer下的硬件找到USB blaster并选中
C:选择合适的工作模式,进行引脚分配并重新编译
D:正确连接实验箱的下载线到电脑的USB口
答案: 【连接实验箱的电源线;
在Programer下的硬件找到USB blaster并选中;
选择合适的工作模式,进行引脚分配并重新编译;
正确连接实验箱的下载线到电脑的USB口】
3、单选题:
如果数字系统需要通过多次按动一个按键来实现某设置量值的递增或递减,应选择该按键为( )
选项:
A:16进制模式
B:单脉冲模式
C:电平模式
D:扩展输入接口
答案: 【单脉冲模式】
4、单选题:
如果数字系统要实现对模拟信号采集并处理后输出,这样的系统应该选择哪种工作模式( )
选项:
A:工作模式2
B:工作模式4
C:工作模式1
D:工作模式3
答案: 【工作模式3】
5、判断题:
如果基于FPGA芯片设计的数字系统,在测试阶段不小心使实验箱断电,再继续测试时需要重新下载。( )
选项:
A:对
B:错
答案: 【对】