大学MOOC 电子设计自动化(山西大学商务学院)1450324383 最新慕课完整章节测试答案
第2章 Verilog HDL 语言基础
第2章 Verilog HDL 语言基础测验
1、单选题：
这段程序描述的逻辑功能为：module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e;endmodule
选项：
A: 译码器
B: 二选一数据选择器
C: 四选一数据选择器
D: 计数器
答案: 【 二选一数据选择器】
2、单选题：
ADC0809作为一款8位、8通道逐次逼近型集成A/D转换器，工作时钟为TCP，针对某一通道A/D转换器完成一次转换的时间为（ ）。
选项：
A: 8TCP
B: 9TCP
C: 10TCP
D: 11TCP
答案: 【 10TCP】
3、单选题：
已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout的频率为（ ）。module function(rst, clkin, clkout);input
clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always
@(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endend always
@(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule
选项：
A: 10MHz
B: 25MHz
C: 20MHz
D: 50MHz
答案: 【 20MHz】
4、单选题：
已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout信号的占空比为（ ）。module function(rst,clkin, clkout);input clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always@(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endend always@(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule
选项：
A: 10%
B: 20%
C: 40%
D: 50%
答案: 【 50%】
5、单选题：
如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。则该生成多项式对应的二进制比特序列为（ ）。
选项：
A: 11001
B: 10110
C: 10111
D: 11011
答案: 【 11001】
6、单选题：
如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。如果接收到的二进制比特序列长度正确，则发送端原始二进制比特序列的长度是（ ）位。
选项：
A: 5
B: 6
C: 7
D: 8
答案: 【 7】
7、单选题：
如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。如果已知接收到二进制序列中的信息码正确，下面关于校验码的说法正确的是（ ）。
选项：
A: 校验码无差错
B: 校验码有1位错误
C: 校验码有2位错误
D: 校验码有3位错误
答案: 【 校验码有1位错误 】
第2章 VerilogHDL 语言基础测验2
1、单选题：
如果输入信号为in，输出信号为out，则以下程序的功能是？（）reg int_reg;always@( posedge clk or negedge rst) begin if
(!rst) int_reg <= 0; else int_