2025知到答案 微纳电子器件（中山大学） 完整智慧树网课章节测试答案

第二章 单元测试

1、单选题：
MOSFET 的中文全称是（ ）
选项：
A:金属氧化物半导体三极管
B:金属氧化物半导体场效应晶体管
C:金属氧化物硅三极管
D:金属氧化物硅场效应晶体管
答案: 【金属氧化物半导体场效应晶体管】

2、单选题：
MOSFET 的阈值电压是指（ ）
选项：
A:器件击穿时的栅源电压
B:器件开始导通所需的最小栅源电压
C:器件完全导通时的栅源电压
D:器件开始截止时的栅源电压
答案: 【器件开始导通所需的最小栅源电压】

3、单选题：
增强型 MOSFET 在栅源电压为零时处于（ ）状态
选项：
A:饱和
B:放大
C:导通
D:截止
答案: 【截止】

4、单选题：
CMOS 集成电路中同时包含（ ）
选项：
A:BJT 和 MOSFET 器件
B:只包含 NMOS 器件
C:NMOS 和 PMOS 器件
D:只包含 PMOS 器件
答案: 【NMOS 和 PMOS 器件】

5、单选题：
MOSFET 的栅极与沟道之间通过（ ）隔离
选项：
A:多晶硅层
B:二氧化硅绝缘层
C:金属层
D:氮化硅绝缘层
答案: 【二氧化硅绝缘层】

6、单选题：
集成电路按比例缩小原理中，等比例缩小指的是（ ）
选项：
A:仅将器件尺寸缩小，其他参数不变
B:只缩小电场强度，器件尺寸和电源电压不变
C:只缩小电源电压，器件尺寸不变
D:将器件尺寸、电源电压、电场强度等均按相同比例缩小
答案: 【将器件尺寸、电源电压、电场强度等均按相同比例缩小】

7、单选题：
当集成电路按比例缩小后，器件的运行速度通常会（ ）
选项：
A:不确定
B:变慢
C:不变
D:变快
答案: 【变快】

8、单选题：
集成电路按比例缩小原理的CE率中，以下哪种参数在缩小过程中不会按比例变化（ ）
选项：
A:电源电压
B:器件尺寸
C:互连线长度
D:器件的功耗密度
答案: 【器件的功耗密度】

9、单选题：
随着集成电路按比例缩小，器件的集成度会（ ）​
选项：
A:不变
B:降低
C:显著提高
D:先降低后提高
答案: 【显著提高】

10、单选题：
集成电路按比例缩小后，其功耗（ ）
选项：
A:可能降低也可能升高，取决于多种因素
B:一定升高
C:一定降低
D:保持不变
答案: 【可能降低也可能升高，取决于多种因素】

11、单选题：
以下关于集成电路按比例缩小对互连线影响的说法，正确的是（ ）
选项：
A:互连线电阻和电容均不变​
B:互连线延迟逐渐成为影响电路性能的重要因素
C:互连线的寄生效应减弱
D:互连线延迟会减小
答案: 【互连线延迟逐渐成为影响电路性能的重要因素】

12、单选题：
在集成电路按比例缩小过程中，会面临的物理限制不包括（ ）
选项：
A:器件散热更好
B:量子效应
C:光刻技术分辨率限制
D:短沟道效应
答案: 【器件散热更好】

13、单选题：
集成电路按比例缩小原理的应用，使得（ ）​
选项：
A:芯片制造难度降低
B:芯片成本大幅增加
C:相同面积芯片上能集成更多功能单元
D:芯片性能降低
答案: 【相同面积芯片上能集成更多功能单元】

14、单选题：
为了应对集成电路按比例缩小带来的挑战，以下技术手段不常用的是（ ）
选项：
A:优化器件结构设计
B:增加芯片引脚数量
C:改进光刻技术
D:采用新的半导体材料
答案: 【增加芯片引脚数量】

15、单选题：
MOSFET 绝缘层减薄后，最直接导致的漏电类型是（ ）​
选项：
A:隧穿漏电
B:体漏电
C:亚阈值漏电​
D:栅感应漏极漏电（GIDL）
答案: 【隧穿漏电】

16、单选题：
隧穿电流产生的主要原因是 MOSFET 绝缘层减薄后，（ ）​
选项：
A:栅极电场强度减弱
B:载流子迁移率大幅提高
C:电子更容易穿越绝缘层势垒
D:源漏电压降低
答案: 【电子更容易穿越绝缘层势垒】

17、单选题：
多晶硅耗尽效应在MOSFET 绝缘层减薄时更容易出现，是因为（ ）​
选项：
A:栅极掺杂浓度过高
B:衬底电压升高
C:多晶硅中耗尽层与绝缘层厚度相比较不能忽略
D:沟道长度增加
答案: 【多晶硅中耗尽层与绝缘层厚度相比较不能忽略】

18、单选题：
表面量子化效应对 MOSFET 性能的主要影响是（ ）
选项：
A:降低器件的栅极电容
B:减小漏源电流
C:提高载流子迁移率
D:导致阈值电压不稳定
答案: 【导致阈值电压不稳定】

19、单选题：
为抑制 MOSFET 绝缘层减薄带来的隧穿电流，可采取的有效措施是（ ）
选项：
A:增加栅极电压
B:降低衬底掺杂浓度
C:增大源漏面积
D:采用高k绝缘材料替代传统二氧化硅
答案: 【采用高k绝缘材料替代传统二氧化硅】

20、单选题：
多晶硅耗尽效应会使 MOSFET 的（ ）​
选项：
A:跨导增大
B:阈值电压降低
C:有效栅氧化层厚度减小
D:有效栅氧化层厚度增加
答案: 【有效栅氧化层厚度增加】

21、单选题：
表面量子化效应在（ ）情况下表现更为明显
选项：
A:绝缘层较厚且沟道掺杂浓度低
B:绝缘层较薄且沟道掺杂浓度低
C:绝缘层较薄且沟道掺杂浓度高
D:绝缘层较厚且沟道掺杂浓度高
答案: 【绝缘层较薄且沟道掺杂浓度高】

22、单选题：
当 MOSFET 绝缘层减薄引发漏电增加时，器件的（ ）会变差
选项：
A:线性度
B:动态功耗
C:开关速度
D:静态功耗
答案: 【静态功耗】

23、单选题：
以下关于隧穿电流与绝缘层厚度关系的描述，正确的是（ ）​
选项：
A:绝缘层厚度每减小一半，隧穿电流呈指数增长
B:绝缘层厚度增加时，隧穿电流先减小后增大
C:绝缘层厚度变化对隧穿电流无明显影响
D:绝缘层厚度与隧穿电流成反比
答案: 【绝缘层厚度每减小一半，隧穿电流呈指数增长】

24、单选题：
多晶硅耗尽效应导致 MOSFET 的阈值电压（ ）​
选项：
A:随机波动
B:不变
C:升高
D:降低
答案: 【升高】

25、单选题：
MOSFET 绝缘层减薄引发的漏电问题，对集成电路的（ ）影响最大​
选项：
A:制造成本
B:功耗控制
C:性能提升
D:集成度提高
答案: 【功耗控制】

26、单选题：
表面量子化效应会导致 MOSFET 沟道内的载流子分布（ ）​
选项：
A:更加均匀
B:出现量子化能级分布
C:完全集中在体内
D:完全集中在表面
答案: 【出现量子化能级分布】

27、单选题：
为减少 MOSFET 绝缘层减薄带来的副效应，在制造工艺上可采用（ ）​
选项：
A:湿法刻蚀工艺
B:光刻技术
C:高温退火工艺
D:原子层沉积技术精确控制绝缘层厚度
答案: 【原子层沉积技术精确控制绝缘层厚度】

28、单选题：
隧穿电流的存在会使 MOSFET 器件在（ ）状态下消耗额外功率​
选项：
A:放大
B:导通
C:截止
D:饱和
答案: 【截止】

29、单选题：
多晶硅耗尽效应在（ ）制程的 MOSFET 中更为突出​
选项：
A:短沟道、薄栅氧化层
B:短沟道、厚栅氧化层
C:长沟道、厚栅氧化层
D:长沟道、薄栅氧化层
答案: 【短沟道、薄栅氧化层】

30、单选题：
表面量子化效应会使 MOSFET 的亚阈值特性（ ）​
选项：
A:变差
B:变好
C:只在高频下受影响
D:不受影响
答案: 【变差】

31、单选题：
以下关于 MOSFET 绝缘层减薄副效应的说法，错误的是（ ）​
选项：
A:不同副效应之间可能相互影响​
B:通过改进材料和工艺可以完全消除这些副效应​
C:这些副效应限制了 MOSFET 进一步缩小尺寸​
D:对集成电路的性能和可靠性产生重要影响​
答案: 【通过改进材料和工艺可以完全消除这些副效应​】

32、单选题：
在深亚微米工艺中，MOSFET 的栅极材料通常采用（ ）
选项：
A:铝
B:铜
C:高k金属栅
D:多晶硅
答案: 【高k金属栅】

33、单选题：
当短沟道 MOSFET 发生 SCE 时，器件的亚阈值斜率（SS）会（ ）​
选项：
A:变小
B:先变小后变大
C:不变
D:变大
答案: 【变大】

34、单选题：
MOSFET 的亚阈值导电现象是指（ ）
选项：
A:栅源电压高于阈值电压时电流饱和
B:栅源电压低于阈值电压时仍有微弱电流
C:温度升高导致器件性能下降
D:漏源电压过高导致器件击穿
答案: 【栅源电压低于阈值电压时仍有微弱电流】

35、单选题：
集成电路短沟道效应（SCE）最本质的原因是（ ）​
选项：
A:衬底掺杂浓度降低​
B:沟道长度缩短，源漏耗尽区空间电荷区影响增强​
C:沟道长度变长​
D:栅氧化层变厚​
答案: 【沟道长度缩短，源漏耗尽区空间电荷区影响增强​】

36、单选题：
以下哪种现象是短沟道效应（SCE）导致的（ ）​
选项：
A:阈值电压降低
B:阈值电压升高
C:漏源电流减小
D:载流子迁移率显著提升
答案: 【阈值电压降低】

37、单选题：
随着集成电路制程工艺从 130nm 发展到 5nm，短沟道效应的变化趋势是（ ）
选项：
A:逐渐增强
B:保持不变
C:逐渐减弱
D:先减弱后增强
答案: 【逐渐增强】

38、单选题：
短沟道效应会导致 MOSFET 器件的（ ）变差
选项：
A:静态功耗
B:速度性能
C:动态功耗
D:线性度
答案: 【静态功耗】

39、单选题：
关于 SCE 对阈值电压的影响，以下说法正确的是（ ）
选项：
A:沟道长度缩短时，体电荷减少，阈值电压降低
B:阈值电压与沟道长度成反比关系
C:衬底偏压增加会减弱 SCE 对阈值电压的影响
D:温度升高会使 SCE 导致的阈值电压降低幅度变大
答案: 【沟道长度缩短时，体电荷减少，阈值电压降低】

40、单选题：
DIBL 效应会造成器件的漏源电流- 源电压（IDS−VGS）特性曲线（ ）
选项：
A:变得更陡峭
B:向左平移
C:变得更平缓
D:向右平移
答案: 【向左平移】

41、单选题：
漏致势垒降低效应（DIBL）是短沟道效应的一种，它是指（ ）
选项：
A:随着衬底电压增加，沟道势垒整体降低
B:随着栅源电压增加，漏端势垒降低
C:随着漏源电压增加，源端势垒降低，导致更多载流子注入沟道
D:温度升高时，源端势垒降低
答案: 【随着漏源电压增加，源端势垒降低，导致更多载流子注入沟道】

42、单选题：
DIBL 效应会直接导致 MOSFET 器件的（ ）​
选项：
A:漏电流增大
B:跨导减小
C:亚阈值摆幅减小
D:阈值电压增大
答案: 【漏电流增大】

43、单选题：
下列关于 DIBL 效应的描述，错误的是（ ）
选项：
A:会影响器件的开关性能
B:沟道长度越短，DIBL 效应越明显
C:衬底掺杂浓度越高，DIBL 效应越弱
D:与栅氧化层厚度无关
答案: 【与栅氧化层厚度无关】

44、单选题：
短沟道 MOSFET 会出现以下哪种效应（ ）
选项：
A:载流子迁移率增加
B:阈值电压升高
C:亚阈值斜率减小
D:漏致势垒降低效应（DIBL）
答案: 【漏致势垒降低效应（DIBL）】

45、单选题：
以下哪种工艺技术对缓解 DIBL 效应效果最显著（ ）​
选项：
A:采用高 k 栅介质材料​
B:增加多晶硅栅掺杂浓度​
C:减小源漏结深​
D:提高衬底掺杂浓度​
答案: 【提高衬底掺杂浓度​】

46、单选题：
短沟道 MOSFET 中，随着沟道长度减小，（ ）​
选项：
A:沟道电场分布更均匀
B:栅极对沟道的控制能力增强
C:源漏穿通风险增加
D:源漏耗尽区宽度减小
答案: 【源漏穿通风险增加】

47、单选题：
在缓解 DIBL 效应的措施中，采用高掺杂衬底的缺点是（ ）
选项：
A:都是
B:降低载流子迁移率
C:增大栅极电容
D:增加制造成本
答案: 【都是】

48、单选题：
DIBL 效应与以下哪个参数的关系最为密切（ ）​
选项：
A:源漏区面积
B:衬底面积
C:栅极长度
D:栅极宽度
答案: 【栅极长度】

49、单选题：
下列哪项不是抑制 DIBL 效应的方法（ ）​
选项：
A:降低漏源电压
B:减小栅氧化层厚度
C:采用深沟槽隔离技术
D:增加沟道掺杂浓度梯度
答案: 【采用深沟槽隔离技术】

50、单选题：
栅感应漏极漏电（GIDL）效应产生的主要原因是（ ）​
选项：
A:栅极电压过高导致栅氧化层击穿
B:栅极边缘的强电场使漏端 PN结发生带间隧穿
C:衬底偏压设置不当
D:源漏电压过大造成器件过热
答案: 【栅极边缘的强电场使漏端 PN结发生带间隧穿】

51、单选题：
GIDL 效应会使 MOSFET 器件在（ ）情况下产生额外漏电
选项：
A:器件处于截止状态
B:器件处于导通状态
C:温度较低
D:栅源电压为零时
答案: 【器件处于截止状态】

52、单选题：
为了抑制 GIDL 效应，可采取的措施是（ ）
选项：
A:增大沟道长度
B:减小栅氧化层厚度
C:降低衬底掺杂浓度
D:减小漏源电压
答案: 【减小漏源电压】

53、单选题：
GIDL 效应在（ ）器件中表现更为突出​
选项：
A:长沟道、低电压
B:短沟道、低电压
C:长沟道、高电压
D:短沟道、高电压
答案: 【短沟道、高电压】

54、单选题：
GIDL 效应产生的漏电电流主要是（ ）​
选项：
A:隧穿电流
B:多子扩散电流
C:热电子电流
D:少子漂移电流
答案: 【隧穿电流】

55、单选题：
GIDL 效应在集成电路低功耗设计中带来的主要问题是（ ）
选项：
A:增加动态功耗
B:降低电路速度
C:影响信号完整性
D:增加静态功耗
答案: 【增加静态功耗】

56、单选题：
为了抑制 GIDL 效应，在电路设计层面可以采用（ ）
选项：
A:增加电路工作频率
B:降低电源电压
C:增大负载电阻
D:采用差分电路结构
答案: 【降低电源电压】

57、单选题：
短沟道效应会使得 MOSFET 器件的亚阈值特性（ ）
选项：
A:变好，更接近理想开关
B:只在高温下发生变化
C:变差，漏电流在截止区增大
D:不受影响
答案: 【变差，漏电流在截止区增大】

58、单选题：
以下关于 SCE、DIBL 和 GIDL 效应的描述，正确的是（ ）​
选项：
A:它们都会增加器件的功耗和降低器件性能​
B:三种效应在长沟道器件中同样明显
C:降低温度可以完全消除这三种效应
D:SCE 是导致 DIBL 和 GIDL 效应的根本原因
答案: 【它们都会增加器件的功耗和降低器件性能​】

59、单选题：
为了同时抑制 SCE、DIBL 和 GIDL 效应，最有效的技术是（ ）​
选项：
A:不断缩小光刻工艺尺寸
B:提高电路工作电压
C:采用新型半导体材料
D:优化器件结构和制造工艺
答案: 【优化器件结构和制造工艺】

60、单选题：
下列关于短沟道效应的说法，错误的是（ ）
选项：
A:是集成电路制程不断缩小过程中必然面临的问题
B:可以通过无限增加衬底掺杂浓度来完全消除
C:会影响集成电路的性能、功耗和可靠性
D:新器件结构的研发是应对短沟道效应的重要方向
答案: 【可以通过无限增加衬底掺杂浓度来完全消除】

61、单选题：
下列哪种偏置为引发NMOS器件的热载流子效应？（ ）
选项：
A:Vg=0,Vd=0
B:Vg=0, Vd>0
C:Vg>0, Vd>0
D:Vg<0, Vd=0
答案: 【Vg>0, Vd>0】

62、单选题：
下列哪种现象可以被视为NMOS器件短沟道效应的表现？（ ）
选项：
A:阈值电压随栅宽减小而增大
B:阈值电压随栅长减小而增大
C:阈值电压随栅宽减小而减小
D:阈值电压随栅长减小而减小
答案: 【阈值电压随栅长减小而减小】

63、单选题：
MOS器件一般用什么晶面的硅片制作？（ ）
选项：
A:(111)
B:(100)
C:(010)
D:(110)
答案: 【(100)】

64、单选题：
下列哪项不属于影响载流子迁移率退化的散射机制？（ ）
选项：
A:离子散射
B:声子散射
C:库伦散射
D:表面散射
答案: 【离子散射】

65、单选题：
纳米尺度MOSFET中，载流子速度饱和的主要原因是：（ ）
选项：
A:沟道温度降低
B:高横向电场下散射增强
C:量子隧穿效应
D:晶格散射减弱
答案: 【高横向电场下散射增强】

66、单选题：
现代微电子器件尺寸持续缩小至纳米尺度，量子隧穿效应变得显著。以下关于量子隧穿效应的描述，哪一项是最准确的？（ ）
选项：
A:量子隧穿是载流子像经典粒子一样直接越过势垒顶部。
B:量子隧穿是载流子（电子或空穴）在获得足够热能后克服势垒的过程，类似于热发射。
C:量子隧穿主要发生在器件源/漏区与沟道之间的耗尽区能带弯曲处，与栅介质厚度无关。
D:量子隧穿是载流子凭借其波动性，以一定的概率穿透能量高于其自身能量的势垒的过程，其概率与势垒高度和宽度成反比。
答案: 【量子隧穿是载流子凭借其波动性，以一定的概率穿透能量高于其自身能量的势垒的过程，其概率与势垒高度和宽度成反比。】

67、单选题：
当半导体器件的关键尺寸减小到德布罗意波长量级（几纳米到几十纳米）时，会发生显著的量子限制效应。这种现象最主要的影响是：（ ）
选项：
A:载流子迁移率会因表面粗糙度散射增强而急剧下降。
B:器件的阈值电压会显著升高。
C:材料的带隙会变宽，类似于光学中的量子点效应，导致器件工作电压必须提高。
D:载流子（电子或空穴）的运动在受限方向上表现出量子化能级（子能带结构），其能量状态从连续谱变为分立谱。
答案: 【载流子（电子或空穴）的运动在受限方向上表现出量子化能级（子能带结构），其能量状态从连续谱变为分立谱。】

68、单选题：
在纳米尺度MOSFET器件中，沟道区域掺杂原子的随机离散分布是导致器件参数波动的主要内在物理机制之一。这种波动最显著地体现在哪个关键器件参数上？（ ）
选项：
A:器件的源/漏串联电阻的绝对值大小。
B:器件的栅氧化层击穿电压的均匀性。
C:器件的饱和电流对温度变化的敏感性。
D:器件的阈值电压在相同设计规则的不同晶体管之间的统计性离散。
答案: 【器件的阈值电压在相同设计规则的不同晶体管之间的统计性离散。】

69、单选题：
下列哪项不属于限制DRAM电容缩小的原因？（ ）
选项：
A:高K介质材料
B:氧化层可靠性
C:软失效
D:电荷传输效率
答案: 【高K介质材料】