第一章 绪论

第一章单元测验

1、单选题:
‌关于BlockRam说法正确的是()。‍‌‍
选项:
A: 同一芯片BlockRam的大小可以是不同的。
B: BlockRam的深度和位宽是可以配置的。
C: BlockRam可以分割使用充分利用资源。
D: BlockRam是片上动态存储器。
答案: 【 BlockRam的深度和位宽是可以配置的。

2、单选题:
​关于LUT说法错误的是()。‏
选项:
A: 通过LUT的时间延迟是固定的。
B: 4输入LUT可以完成16种逻辑运算。
C: LUT包含在Slice中。
D: 不可以直接对LUT原语进行例化。
答案: 【 不可以直接对LUT原语进行例化。

3、单选题:
‏下列哪个厂商不是FPGA的制造商()。‍‏‍
选项:
A: Xilinx
B: Altera
C: Actel
D: Digilent
答案: 【 Digilent

4、填空题:
​IP核按照实现方式可分为软核、硬核和       。​​​
答案: 【 固核

5、填空题:
‍‍Xilinx的硬核处理器采用的是       和ARM。‍‍‍
答案: 【 PowerPC

第二章 Verilog HDL语言

2.1 语言要素测验

1、填空题:
‍使用`timescale 编译器指令的目的是定义时延的单位和        。‌‍‌
答案: 【 精度

2、填空题:
​表达式7'o44的位模式是什么?‎​‎
答案: 【 0100100

2.2 随堂测验

1、填空题:
‍请写出表达式说明参数GATE_DELAY,其参数值为5。‏
答案: 【 parameter GATE_DELAY = 5;

2、填空题:
‏假设32位总线Address_Bus,请编写一个表达式,计算从第11位到第20位的归约与非。​
答案: 【 ~&Address_Bus [11 : 20]

2.3 随堂测验

1、填空题:
‏使用条件操作符, 编写赋值语句选择NextState的值。如果Current State的值为RESET, 那么NextState的值为GO;如果CurrentState的值为GO,则NextState的值为BUSY;如果CurrentState的值为BUSY ;则NextState的值为RESET 。‎‏‎
答案: 【 assi

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