大学MOOC CPLDFPGA原理及应用(天水师范学院)1462835161 最新慕课完整章节测试答案

VerilogHDL测试题

1、单选题：
‌wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110assign c=a+b; c=?‌
选项：
A: 4'b1111
B: 4‘b0011
C: 4'b0100
D: 4'h5
E: 4'h3
F: 4'h4
答案: 【 4‘b0011;
4'h3】

2、单选题：
‌wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110assign c=a&b; c=?​
选项：
A: 4’b0100
B: 4
C: 3
D: 4b'0011
E: 4'b1101
F: 4'hF
答案: 【 4’b0100;
4】

3、单选题：
​wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110assign c=a&&b; c=?‎​‎
选项：
A: 1
B: 2
C: 3
D: 4
答案: 【 1】

4、单选题：
​wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110‏​assign c=a|b; c=?‏
选项：
A: F
B: 4'hF
C: 4
D: 4'b0011
E: 4'b3
F: 5
答案: 【 4'hF】

5、单选题：
‎wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110‌‎assign c=a<<2; c=?‌‎‌
选项：
A: 4
B: 1
C: 0
D: 2
答案: 【 4】

6、单选题：
‍ wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110​‍assign c={2{b[2]},a[2:1]}; c=?​‍ ​
选项：
A: 4'b1110
B: 4'b1111
C: 3
D: 5
E: 15
F: 16
G: 12
H: 14
答案: 【 4'b1110;
14】

7、单选题：
‌ wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110‎‌assign c=(a>b)?a:b;  c=?‎‌‎
选项：
A: 14
B: 13
C: 12
D: 11
E: 15
F: 10
答案: 【 14